Micron và nhịp cập nhật trạng thái ddr5, hiệu suất cao hơn 36% so với ddr4

Vào đầu năm, Cadence và Micron đã tổ chức buổi trình diễn công khai đầu tiên về bộ nhớ DDR5 thế hệ tiếp theo. Tại một sự kiện TSMC hồi đầu tháng này, hai công ty đã cung cấp một số cập nhật về sự phát triển của công nghệ bộ nhớ mới.

Micron và Cadence thảo luận về những tiến bộ của họ trong bộ nhớ DDR5

Tính năng chính của DDR5 SDRAM là dung lượng của chip, không chỉ hiệu năng cao hơn và mức tiêu thụ điện năng thấp hơn. DDR5 dự kiến ​​sẽ tăng tốc độ I / O từ 4266 lên 6400 MT / s, với mức giảm điện áp cung cấp là 1, 1 V và phạm vi jitter cho phép là 3%. Nó cũng dự kiến ​​sẽ sử dụng hai kênh 32/40 bit độc lập cho mỗi mô-đun (không có / hoặc có ECC). Ngoài ra, DDR5 sẽ được cải thiện hiệu quả của bus lệnh, các sơ đồ nâng cấp tốt hơn và nhóm ngân hàng lớn hơn để có hiệu suất bổ sung. Cadence tiếp tục nói rằng chức năng nâng cao của DDR5 sẽ cho phép băng thông trong thế giới thực cao hơn 36% so với DDR4 ngay cả ở mức 3200 MT / giây, và một khi 4800 MT / giây, băng thông thực tế sẽ cao hơn 87%. so với DDR4-3200. Một trong những đặc điểm quan trọng nhất của DDR5 sẽ là mật độ chip nguyên khối vượt quá 16 Gb.

Chúng tôi khuyên bạn nên đọc bài đăng của mình về dòng Intel Core 9000 hỗ trợ tối đa 128 GB RAM

Các nhà sản xuất DRAM hàng đầu đã có chip DDR4 nguyên khối với dung lượng 16Gb, nhưng những thiết bị đó không thể cung cấp đồng hồ cực đoan do các định luật vật lý. Do đó, các công ty như Micron có rất nhiều việc phải làm trong nỗ lực tập hợp mật độ và hiệu suất DRAM cao trong kỷ nguyên DDR5. Đặc biệt, Micron liên quan đến thời gian lưu thay đổi và các lần xuất hiện ở cấp độ nguyên tử khác, một khi các công nghệ sản xuất được sử dụng cho DRAM đạt 10-12nm. Nói một cách đơn giản, trong khi tiêu chuẩn DDR5 phù hợp với mật độ và hiệu suất đám cưới, vẫn còn rất nhiều điều kỳ diệu được thực hiện bởi các nhà sản xuất DRAM.

Micron dự kiến ​​sẽ bắt đầu sản xuất chip 16Gb bằng quy trình sản xuất 'sub-18nm' vào cuối năm 2019, mặc dù điều này không nhất thiết có nghĩa là các ứng dụng thực tế có bộ nhớ này sẽ có sẵn vào cuối năm tới. Cadence đã triển khai DDR5 IP (Bộ điều khiển + PHY) bằng cách sử dụng các công nghệ xử lý N7 (7nm DUV) và N7 + (7nm DUV + EUV) của TSMC.

Với những lợi ích chính của DDR5, không có gì đáng ngạc nhiên khi Cadence dự đoán rằng các máy chủ sẽ là ứng dụng đầu tiên sử dụng loại DRAM mới. Cadence tin rằng các SoC của khách hàng sử dụng quy trình N7 + sẽ hỗ trợ nó, điều đó có nghĩa là các chip sẽ được tung ra thị trường vào năm 2020.

Phông chữ Techpowerup